华为另辟蹊径：时间缩放重塑芯片未来

华为半导体业务总裁何庭波。图片经过AI处理

华为发布了‘韬定律’论文V2版：《A time scaling theory for multi-layer electronic systems》（关于多层电子系统的时间缩放理论），全文核心在于后摩尔时代华为对芯片性能突破的系统性探索。

传统摩尔定律认为晶体管数量每24个月翻倍，但近年该规律已趋失效。而华为更面临EUV与高端DUV光刻机禁运的现实困境。

过去，为延续微缩路径，‘多重曝光’曾是国产芯片突破7nm的关键技术，但其成本高、良率低，且逼近物理极限。‘韬定律’则提供了一条非几何微缩的新路径。

华为测算显示，2026年推出的Kirin 2026芯片，仅凭一次‘韬定律’迭代，晶体管密度提升即相当于传统工艺三年的进展。

可以说，‘韬定律’是一种系统级方法，旨在对标5nm、3nm乃至1nm的晶体管密度目标，却不依赖物理尺寸缩小。

今年初论文发布时，我将其解读为：在晶体管密度受限下，通过优化从器件到系统的信号延迟，实现性能跃升。

第一版论文指出，‘韬定律’源于过去六年381颗芯片的量产经验，但因数据有限，‘定律’称谓引发争议。

新版论文通过‘时间微缩’‘逻辑折叠’等实例，强化了理论闭环，回应质疑。

其理论基础是τ= f（τ_transistor， τ_circuit， τ_chip， τ_system）分层函数，将系统总延迟拆解为晶体管、电路、芯片、系统四层耦合时间常数。

工程师通过逐层压缩时延，最终实现全栈τ缩放。

例如，在晶体管层，采用高K金属栅、GAA结构缩短延迟；在芯片层，优化架构与存储层级，降低访存延迟。

Kirin 2026是首款验证‘韬定律’的量产移动SoC。

智能手机SoC即系统，无多插槽扩展可能，也无法依赖网络平衡延迟，性能直接由芯片决定。受限于先进制程设备，华为率先在移动端探索新路径，实现固定节点的代际跃升。

实现τ微缩，华为选择‘逻辑折叠’。

这是一种设计方法，依据时间缩放原理，将寄存器与运算电路拆分至上下两层晶圆，提升顶层晶体管密度，再以垂直短通道替代长金属线，优化性能、功耗与面积。

不同于HBM堆叠DRAM，逻辑折叠是将不同功能模块分布于多层晶圆，实现跨层协同优化。

若以盖房类比，传统芯片如单层平房，元件平铺，信号走长线；逻辑折叠则如双层复式，不换材料、不缩小晶体管，仅通过混合键合将电路分层贴合，长走线变垂直通道。

在‘韬定律’分层函数中，逻辑折叠对应τ_circuit（电路层）的压缩。

以Kirin 9030 Pro为基准，Kirin 2026采用相同工艺，晶体管密度从155MTr/mm²升至238MTr/mm²，若按传统微缩，需三年三代工艺演进。

但华为计算公式为[2×10⁶] ÷ [栅接触间距 × 标准单元高度]，行业通用为[1.474×10⁶] ÷ [栅接触间距 × 标准单元高度]，华为数据高出35.7%。

差异在于华为计入填充与隔离器件，行业仅计有效逻辑晶体管。

按行业标准，Kirin 2026密度为175.39MTr/mm²，略超台积电5nm平面工艺上限（138.2–171.3MTr/mm²）。

除密度提升，Kirin 2026供电电压下调0.2V，性能与9030 Pro持平，实测功耗仅为后者的59%，功率密度为94.4%。

华为特别指出，当前采用的是保守型逻辑折叠，暗示仍有提升空间。

华为预测，未来十年，逻辑折叠将从局部演进为全栈多层折叠，2026至2035年晶体管密度有望达400MTr/mm²（行业口径294.8MTr/mm²），并推动麒麟芯片CPU频率突破4GHz。

在移动端验证有效的‘韬定律’，是否适用于GW级AI数据中心？论文给出肯定答案。

华为指出，AI集群超80%能耗来自数据传输，70%成本用于存储。缩短传输时间，与优化计算同等关键。

其在数据中心的落地，依赖三大技术协同：统一总线（Unified Bus）、近封装光学引擎（Hi-ONE）与封装拓扑重组（3D Folding），对应τ_chip与τ_system的优化。

如Unified Bus与Hi-ONE，消除节点间协议开销，降低集群互联延迟，压缩系统τ_system。

华为预计，至2030年，AI加速器将依赖chiplet、2.5D、3D堆叠等成熟技术；2030年后，昇腾990将引入逻辑折叠，到2035年硬件集成度有望提升超百倍。

集成度涵盖芯片级3D堆叠、封装级I/O/供电/内存垂直集成及整机互联集成。

有资深研究员指出，‘韬定律’本质是STCO（系统-工艺协同优化）。

传统DTCO（设计-工艺协同优化）聚焦单芯片内工艺、单元、布线协同，打破‘厂造设计分家’模式，让设计方与EDA厂商早期介入工艺定义。

台积电多年推动DTCO，如7nm通过优化标准单元，逻辑密度提升1.6倍，功耗降40%。但DTCO仅限单裸片，团队各自为政。

华为强调，‘韬定律’是实现端到端堆栈协同优化的语言——独立优化、时序残差的时代已终结。而‘端到端协同’正是STCO的核心。

60年来，半导体产业在摩尔定律下运转，晶体管数量增长本质仍是压缩信号传输时间。

‘韬定律’从系统视角强化这一目标，让工艺、电路、架构、系统工程师统一聚焦‘缩短τ’。

随着2nm以下微缩愈发困难，DTCO正让位于STCO。台积电已与苹果、联发科合作落地，如苹果M系列Ultra芯片的UltraFusion封装，即STCO典型应用。

DTCO问‘晶体管怎么摆、线怎么连’，STCO问‘CPU与HBM如何通过CoWoS最快互联’。

文章开头提及摩尔定律失效，华为引言也量化指出：几何缩放面临技术、经济与出口管制三重挑战。

据论文，2nm节点掩模成本、EUV折旧与设计复杂度，推高单芯片设计预算超十亿美元。

‘7nm后，几何缩放不再带来历史性红利。光刻逼近物理极限，EUV折旧主导成本，单位晶体管价格曲线趋平甚至逆转。’何庭波写道，并强调对受限企业，约束更早、更严。

华为认为，当前核心问题不是‘晶体管还能缩多小’，而是‘该缩什么、为谁缩？’

答案是：时间缩放。

‘未来十年电子系统演进，不应由几何缩放驱动，而应由时间缩放引导——系统性降低计算栈每一层的特征时间常数τ，从皮秒级晶体管到秒级数据中心负载。’何庭波指出，这一洞察源于华为6年381颗芯片的硅基实践。

‘韬定律’是终极答案吗？完美吗？

‘将τ缩放表述为已完成系统，是误导性的。’何庭波明确否认完美论，外界质疑有其合理性。EDA工具链、晶圆键合变异等，仍是开放挑战。

‘许多问题仍待解决，单靠一家无法应对——工具链、标准、基准、器件物理与经济模型，需全行业贡献。本文既是报告，也是邀请。’

华为在论文末尾如此总结。

开头提到的‘定律’争议，源于摩尔定律等是数十年、百家企业的统计规律；‘韬定律’是华为基于自研数据构建的工程方法，依赖专属时延公式与参数，需第三方复测验证其普适性。

‘仅靠华为自曝难服众，但公布实例本身，已体现信心与方向正确。’一位资深观察人士称。

《芯片简史》作者汪波教授多次谈及‘韬定律’的产业价值与挑战，他认为最大难点在‘信心’——如何凝聚学术界与产业界共识，让AI厂商适配新设计，让全行业愿意共赴变革，开辟新路。‘这比鸿蒙切换更难，却更值得做。’