三维集成铁电晶体管助力AI硬件发展

大家好，今天为大家介绍一篇2026年4月21日发表在Small期刊上的研究文章，题为"面向人工智能硬件的三维集成铁电晶体管探索"。该文第一作者为Hyunho Seok，通讯作者为Taesung Kim。

当前人工智能（AI）应用对能耗和数据传输带宽的要求越来越高，这使得传统冯·诺依曼架构面临数据传输瓶颈的问题愈发突出。存内计算（Compute-in-Memory）和神经形态系统为此提供了潜在的解决思路，但如何实现高可靠性的多层三维（3D）集成仍是一大挑战。

本研究介绍了一种单片三维（M3D）集成方案，通过垂直堆叠铟镓锌氧化物（IGZO）访问晶体管与基于HZO材料的铁电晶体管，构建出结构紧凑、高能效的神经形态硬件平台。研究团队成功制备了双层和四层结构的IGZO/铁电场效应晶体管（FeFET）阵列。实验结果表明，这些器件在各层均保持良好的结构完整性、均匀的元素分布，并完整保留了HZO材料的正交相铁电特性。

性能测试显示，该器件具备可重复的开关行为、超过10年的数据保持能力、高达次级别的擦写耐久性，以及适用于突触计算的稳定多级电导态。研究人员将器件性能映射到用于CIFAR-10图像分类任务的卷积神经网络（CNN）中，推理准确率分别达到95.0%（双层器件）和95.5%（四层器件），接近96.1%的软件基准水平。此外，通过将卷积核权重编码到FeFET的电导态中，该研究还成功演示了用于边缘感知图像处理的模拟域卷积运算。这些成果表明，单片三维集成的FeFETs是下一代存内计算和神经形态视觉应用中具有可扩展性和高可靠性的理想平台。

图1. 面向AI计算的铁电晶体管单片三维集成。(a) 第一、二层（访问晶体管和铁电存储晶体管）与第三、四层（访问晶体管和铁电存储晶体管）的截面扫描透射电子显微镜（STEM）图像。如示意图所示，为实现边缘设备和AI计算的并行处理，进行了超高密度的逻辑-存储单元逐层集成。(b) 集成技术的发展历程：从使用引线键合和微凸点的传统2D芯片集成，到采用中介层和硅通孔（TSV）但互连密度有限的2.5D架构，再到基于TSV混合键合实现高带宽存储的全3D互连芯片。作为最终的集成范式，二维电子器件的单片三维集成可在功能层之间实现超高密度的垂直互连，为下一代AI计算提供了理想的硬件基础。

图1展示了本研究的核心思想与技术定位。图1(a)的显微镜图像清晰地揭示了器件的四层垂直堆叠结构，每一层都包含了逻辑（访问晶体管）和存储（铁电晶体管）单元，证明了单片三维集成工艺的可行性。这种结构通过极短的垂直互连将逻辑与存储紧密耦合，旨在克服传统平面芯片的“内存墙”瓶颈。图1(b)则将该技术置于半导体集成技术发展的宏观背景下，说明单片三维集成是超越当前2.5D/3D封装技术、实现更高密度和效率的终极发展方向之一，为下一代AI硬件提供了理想的物理基础。

图2. 使用IGZO薄膜晶体管（TFT）和铁电FET实现的逻辑（1T）与存储（1Fe）单元的双层单片三维集成。(a) 单片三维1T-1Fe集成架构的示意图。(b) 突显堆叠芯片中正交相（o-phase）铁电HZO的截面透射电子显微镜（TEM）图像。(c) 第一层IGZO FET的转移特性曲线。(d) 第一层IGZO FET的输出特性曲线。(e) 第二层铁电FET的非易失性转移特性曲线。(f) 第二层FeFET的16级电导态保持特性，每个编程状态可维持1000秒。(g) 编程和擦除状态后的存储保持特性。(h) 在100纳秒编程脉冲下，器件表现出高达次开关周期的稳定操作耐久性。

图2详细展示了双层（1T-1Fe）集成器件的结构与电学性能。图2(a)为器件结构示意图，其中第一层是IGZO访问晶体管，第二层是铁电存储晶体管。图2(b)的TEM图像证实了铁电层（HZO）中关键的、能产生强极化的正交相结构得以成功形成。图2(c)和(d)显示，作为选择单元的IGZO晶体管具有超过的开关比和均匀的输出特性。

更重要的是，作为存储单元的第二层铁电晶体管展现了优异的非易失性存储性能。如图2(e)所示，器件具有稳定的铁电开关窗口。图2(f)证明了器件能够实现16个稳定的、可区分的电导态，这是实现模拟存内计算的基础。图2(g)和(h)进一步确认了其卓越的可靠性：数据保持时间推算可达10年，且能承受高达次的编程/擦除循环，满足高强度计算的需求。

图3. IGZO-FET/FeFET/IGZO-FET/FeFET的四层单片三维集成。(a) 四层单片三维集成器件的示意图。(b) 四层单片三维堆叠结构的截面TEM图像及其对应的EDS元素分布图（比例尺=100 nm）。(c) 第二层和第四层FeFETs的铁电存储特性对比。(d) 第二层和第四层器件在编程和擦除状态下的非易失性保持特性，预计可达10年。(e) 第二层和第四层FeFETs的耐久性表现，展示了高达次的稳定开关。(f) 以存储窗口分布评估的第二层和第四层FeFETs的器件间差异。(g) 第四层和 (h) 第二层FeFETs的长期增强（potentiation）/抑制（depression）特性。

在双层器件成功的基础上，研究团队进一步实现了四层器件的垂直集成。图3(b)的TEM图像和元素分布图证实了四层结构的物理实现和材料分布的均匀性。三维集成最大的挑战之一是保证上层器件的制备不破坏下层器件的性能。图3(c-f)通过对比第二层和第四层FeFET的性能，有力地证明了该工艺的优越性：不同层级的器件在存储窗口、数据保持能力、耐久性和器件一致性方面均表现出高度相似的性能，表明低温（<400°C）制备工艺成功地保护了下方器件的铁电特性。

此外，图3(g)和(h)展示了器件的长期增强（LTP）和长期抑制（LTD）特性，即通过连续施加脉冲来精确、渐进地调节其电导值。这种模拟生物突触可塑性的能力，是构建神经形态计算硬件的关键。

图4. 基于单片三维集成铁电突触晶体管的卷积神经网络仿真与模拟域图像处理。(a) 用于CIFAR-10分类的CNN架构示意图，包括卷积层、池化层和全连接层。(b) 使用单片三维集成突触器件（第四层和第二层）获得的分类准确率与理想基准的比较。(c) 第四层（上）和第二层（下）突触实现的混淆矩阵。(d) 将像素强度映射为输入电压，并通过编程的电导核执行点积计算的单片三维集成芯片示意图。(e) 基于单片三维FeFET突触的实验测量电导态实现的模拟图像处理演示，包括边缘检测、平滑和锐化。

为了验证该硬件在实际AI任务中的应用潜力，研究人员进行了系统级仿真和硬件演示。图4(a)展示了用于CIFAR-10图像分类的CNN模型结构。研究者将训练好的网络权重映射到FeFET器件的电导态上，模拟硬件执行推理任务。如图4(b)所示，基于硬件特性的仿真准确率（95.5%）与纯软件计算的基准准确率（96.1%）非常接近，证明了器件的多级电导态足以精确表示神经网络的权重。

更进一步，研究团队直接利用FeFET阵列进行了模拟域的图像处理（图4d）。他们将不同的图像处理卷积核（如平滑、锐化、边缘检测）的权重编程到FeFET的电导态中。当输入图像的像素值作为电压施加到阵列上时，阵列利用物理定律（欧姆定律和基尔霍夫定律）并行地完成乘法和累加运算，直接输出处理后的图像特征。图4(e)的成功演示，直观地展示了该硬件平台在执行核心AI运算（向量-矩阵乘法）时的高效性。

本文成功展示了一个四层单片三维集成的铁电晶体管平台，为构建高密度、高能效的AI硬件提供了新的途径。其主要创新点可总结如下：

未来研究方向：