华为发布τ定律升级版：麒麟与昇腾演进路径首次公开

大量实测数据与工程细节，似为华为对近期产业质疑的系统回应。

今年5月25日，华为半导体负责人何庭波在中国科学院科技论文预发布平台ChinaXiv首次发布《面向多层级电子系统的时间缩微理论》预印本（V1版本），试图为后摩尔时代半导体发展开辟新路径。

不同于过去数十年依赖晶体管尺寸缩小的‘几何缩微’，该理论提出以‘时间（τ）缩微’为新目标，通过LogicFolding（逻辑折叠）、Unified Bus（统一总线）和Hi-ONE光互连等技术，在器件、电路、芯片到系统层面压缩信号传播时间，持续提升性能、能效与集成度。

7月3日，何庭波发布V2版本。核心理论未变，但新增大量实测数据与工程细节，并进一步明确麒麟处理器与昇腾AI平台未来数年的演进方向。

对正逼近物理极限的全球半导体业而言，这一更新尤为关键。

用麒麟验证τ定律

V1侧重解释‘τ定律是什么’，V2则聚焦‘如何实现’。

以三维逻辑折叠为例，V1仅提出通过堆叠缩短路径、降低RC延迟、提升频率与密度；V2则深入揭示其工程前提。

论文新增‘Gear Ratio（齿轮比）’概念，描述混合键合间距与顶层金属布线间距的关系。研究指出，仅当垂直互连与顶层金属间距高度接近（齿轮比<3，理想≈1）时，设计才能从宏块级离散优化转向单元级连续优化。

这一转变使EDA工具可将多层主动区视为连续整体，实现跨层协同设计，突破传统分层限制，释放三维堆叠潜能。华为为此在超细间距键合、TSV微缩与叠层精度控制上投入多年工艺研发。

V1已列出逻辑折叠驱动下麒麟的代际规划，V2则新增晶体管密度与CPU频率预测曲线，构建更完整的量化模型。移动端方面，明确TSV将从顶层逐步下移至M6层（释放超30%高层布线资源），并规划从双层向三层、四层有源层堆叠演进。预计昇腾Ascend990将于2030年前后引入逻辑折叠。

相较路线图，V2更引人注目的是新增的实测数据。论文对比了Kirin 2026与Kirin9030 Pro在同等性能下的表现：25℃环境下，Kirin 2026供电电压从1.1V降至0.9V，归一化功耗降至0.59（降幅41%），功率密度降低约5.6%。

业界认为，V1展示结果，V2揭示实现路径——包括热管理、设计约束与方法论，推动τ定律从理论走向可验证的芯片设计体系。

从芯片到AI集群

V2另一重点，是阐明τ定律如何从单芯片扩展至整套AI系统。

华为指出，大模型演进的瓶颈已非单芯片算力，而是计算、互连、存储、供电等环节发展失衡。未来AI基础设施需从系统层面压缩时间常数τ，而非仅依赖制程进步。

论文新增多图详解Unified Bus、Hi-ONE与3D Folding三技术在系统中的分工与协同，共同实现芯片→互连→AI集群的τ优化。

V1曾提出EDA工具链、工艺偏差补偿、垂直互连开销、能耗建模与新基准测试等关键挑战，V2补充了热感知设计策略及实测功率密度数据。

截至发稿，该论文在ChinaXiv点击量超26万，下载量超5万。

值得注意的是，华为未将τ定律视为成熟方案，而是定位为需全产业协同演进的工程体系。

何庭波表示，未来六至十年，以τ为核心目标的企业与科研生态，将主导计算产业格局。

“未来十年技术框架已清晰，但难题众多，非一企可解。工具链、标准、基准、器件物理、商业模式，均需全行业共创。”何庭波说。