AI 编程与芯片周刊 | 2026 年 5 月第 8 期

AI 编程与芯片周刊 | 2026 年 5 月第 8 期

过去一周，半导体界接连发生两起看似独立、实则紧密关联的事件：

一方面，英伟达 Q1 财报再破纪录——营收达 816 亿美元，数据中心业务 752 亿，同比增长 92%，黄仁勋宣布下半年将量产 Vera Rubin，继续沿着“更小制程、更强算力”的传统摩尔定律路径加速；另一方面，华为海思总裁何庭波在上海 IEEE 国际电路与系统研讨会上提出了一个全新概念——“τ（韬）缩放定律”，并明确表示“摩尔定律已不再是海思的遵循准则”，同时承诺 2026 年冬季将带来“惊喜”。

这并非单纯的技术路线之争。其背后折射出半导体行业正在经历的根本性范式转变——从“节点竞争”转向“系统竞争”。

5 月 25 日，华为团队发布了一篇观点论文《A Time Scaling Theory for Multi-Layer Electronic Systems》（ChinaXiv:202605.00224v1）。论文的核心观点非常明确：摩尔定律的本质并非空间（晶体管数量），而是时间（响应速度）。

华为将这一思路形式化为一个分层的时间常数τ：

τ = f(τ_transistor, τ_circuit, τ_chip, τ_system)

用通俗的话来说：别再执着于“几纳米”这把尺子，转而用“端到端响应时间”来衡量进步。晶体管切换更快、互连距离更短、集成度更高从而减少跨边界交互——最终体现为用户感知的“响应更快”。

论文还提出了一条类似摩尔定律的代际规则：τ_{t+1} = τ_t / α。但与摩尔定律“每 18-24 个月翻倍”的固定节奏不同，α值随应用场景变化——移动端约为 1.3 倍/年，安全关键系统约为 1.5 倍/年，AI 训练场景甚至可高达 10 倍/年。

为何华为选择这条路径？论文直言：最先进光刻设备获取受限，“等待下一代节点解决一切”在策略上不可行。换言之，当台积电的 EUV 光刻机被管制锁死，必须在“同一节点”上寻找新的提升路径。

τ缩放在手机 SoC 上的首个案例便是 LogicFolding（逻辑折叠）。

传统芯片在二维平面上排布电路，关键路径越长、延迟越高。LogicFolding 的核心做法是将关键路径上的逻辑门分布到两层（未来多层）有源硅层上，利用超细间距混合键合（hybrid bonding，间距<2μm）进行连接，使跨层连接能像“额外一层金属”一样被 EDA 工具调用，从而缩短关键线长和 RC 延迟。

论文给出的数据非常具体（以 Kirin 2026 为例）：

• 晶体管密度：单代从 155 提升至 238 MTr/mm² • SoC P-core 能效：提升 41% • 最大频率：提升 13%，回升至 3.1GHz • NoC 数据路径面积：缩减 55% • SRAM 工作频率：提升 40%+

请注意，这些并非“更换更先进制程节点”带来的 PPA 提升，而是在既定工艺节点上，通过 3D 跨层设计压缩系统τ值。

海外科技播客 The Tech Poutine 专门制作了一期解读（2026-05-25），在 48 分钟处集中讨论“华为 14A 的激进宣称”，并将争议点聚焦于“这究竟是新工艺节点，还是另一种系统级尺度的叙事”上。随后又对 LogicFolding 的工程难点（散热、良率、论文可靠性）提出质疑。

当华为将τ缩放推广至 AI 数据中心时，一个关键论点浮出水面：AI 系统的主要瓶颈在于数据，而非计算。

论文提出了三层协同组件：Unified Bus（以τ为一等公民的系统总线）、Hi-ONE（近封装光 I/O）、3D Folding（包级拓扑重组）。其中最引人注目的数据是 UB 延迟——端到端远程访问延迟从“数十微秒”降至约 100 纳秒，实现了约 500 倍的τ缩减。

这正是英伟达当前路线图上的盲区。Vera Rubin 虽然在单芯片算力上持续领先（台积电第三代 3nm+CoWoS-L 封装+8 层 HBM4），但当 AI 集群需要跨数千张卡协同训练万亿参数模型时，数据搬运的延迟才是真正的天花板。

华为的策略非常清晰：既然在单芯片制程上难以超越，就在系统级互联上实现弯道超车。

将这两条路线并列观察，会发现它们代表了两种截然不同的半导体哲学：

英伟达的“算力军备竞赛”：依托台积电最先进制程、最强封装、最大显存，在单芯片维度追求极致算力密度。Vera Rubin 推理吞吐达前代 35 倍，本质上是“用更多资金换取更多算力”。

华为的“系统协同缩放”：承认制程差距，但在跨层协同（3D 堆叠、先进封装、光电互连、统一总线）中寻找新杠杆。目标不是“单颗芯片胜过对手”，而是“整个系统的端到端响应时间胜过对手”。

从产业经济视角看，华为路线还有一个现实优势：先进封装和 3D 堆叠不受 EUV 管制限制。当制程节点提升路径被封锁时，将投资重心转向封装、互连和系统架构，是一种务实且可能更高效的选择。

当然，质疑声也不少。正如独立半导体分析师 Lennart Heim 在 Wired 采访中指出：华为的策略表明其在“缩小和致密化芯片”方面已触及天花板，越来越多依赖混合键合和 3D 芯片堆叠。播客讨论中更直接质疑了论文可靠性、散热及良率问题。

回顾本周其他行业动态，一幅更大的图景正在浮现：

华为昇腾 Agent 算力底座全面开源（CANN、BoostKit 五大组件），中芯国际 406 亿收购中芯北方获批，中际旭创 Q1 营收 195 亿同比增长 192%……这些都指向同一趋势：国产半导体正从“单点追赶”转向“生态重构”。

τ定律的价值不在于它是否“真正的定律”，而在于它提供了一个统一的话语体系——让工艺工程师、封装工程师、架构师和软件工程师首次能用“同一个单位（时间）”来讨论进步。这种跨层对齐的能力，恰恰是传统“几纳米”叙事无法提供的。

Wired 对此评价一针见血：“这些创新最终可能侵蚀美国的技术优势。”何庭波承诺 2027 年起进入量产，2031 年实现等效 1.4nm 性能。若 TSMC 在 2028 年量产 1.4nm，差距将从“五年以上”缩短至“三年以内”。

对半导体行业从业者而言，2026 年 5 月这一周或将成为分水岭时刻。当全球最大的芯片公司（英伟达）继续沿摩尔定律延长线狂奔时，被制裁锁死最先进制程路径的华为选择换道而行——不是“做不出先进制程就不玩了”，而是“换一种方式定义何为先进”。

τ缩放是方法论还是定律？能否被第三方复现验证？LogicFolding 的 PPA 数据在何种条件下成立？这些问题的答案，将在 2026 年冬季何庭波承诺的“惊喜”中揭晓。

但无论如何，半导体竞争的游戏规则正在被重写。未来的赢家，或许不是拥有最先进光刻机的人，而是最擅长跨层协同的人。

吃西瓜的树獭 🦥🍉 树獭工作室 · 2026 年 5 月 29 日