华为麒麟处理器主频剑指5GHz

快科技6月17日讯，受制于制程工艺等瓶颈，华为麒麟芯片的运行频率长期被限制在3GHz以下。不过，这一长期存在的现象即将发生根本性逆转。

今年5月的ISCAS国际电路与系统研讨会上，华为推出了颠覆性的“τ（韬）缩放定律”，确立了区别于传统摩尔定律的新芯片演进路线，为主频突破指明了方向。

区别于全球半导体行业六十年来致力于缩小晶体管几何尺寸的空间缩放，τ定律将优化重心转移到了时间维度。它将τ定义为数据传输与处理的总耗时，囊括了晶体管开关延迟、RC信号传播、计算单元运算耗时及内存网络访问延迟等影响性能的时间要素。

华为提出此理论基于现实考量。受限于EUV光刻机无法获取，华为在平面晶体管密度上难以追平台积电、英特尔及三星等巨头。既然传统的缩小路径受阻，华为便另辟蹊径：既然无法压缩空间，便通过架构创新来压缩时间。其核心在于缩短导线、降低缓冲开销，并实施逻辑电路的垂直堆叠。

“逻辑折叠（LogicFolding）”技术正是这一理念的工程实践。它与常见的3D堆叠有本质不同，AMD的V-Cache仅是在裸片上下堆叠SRAM，而华为的逻辑折叠更进一步，将逻辑块拆分，通过超细间距混合键合技术分布在多个有源裸片上。

该设计的直接优势在于大幅缩短信号路径，这是提升时钟频率的关键。在高性能处理器中，大量延迟和能耗源于驱动长互连线及中继缓冲器。

逻辑折叠将关键路径门电路分布于多层堆叠，键合接口如同芯片内部新增金属层，原本需横向长距离传输的信号，现可通过垂直互连快速传送。

凭借此方式，华为能在不依赖更先进制程的前提下，同步提升处理器的主频与能效。

华为路线图清晰展示了该技术的潜力。麒麟超大核主频将从麒麟9030（未采用逻辑折叠）的2.75GHz稳步攀升，实验室已测试3.1GHz及3.39GHz原型核心，预计2031年目标主频将达5GHz，几乎翻倍。

同时，通过多层有源逻辑堆叠，华为计划2030年等效晶体管密度达215MTr/mm²，2031年提升至295MTr/mm²，对标英特尔14A工艺水平。

目前，麒麟9030代表了华为和中芯国际在平面DUV制程的极限。今年秋季发布的新一代麒麟处理器，将展示华为在逻辑折叠技术的实际进展。

无论如何，华为走出了一条技术封锁下的自主创新之路，τ定律和逻辑折叠不仅为自身突破指明方向，也为后摩尔时代半导体行业提供了新思路。

责任编辑：朝晖