AI赋能芯片：从规格到版图的设计革命

芯片开发遵循经典的“V”字模型。始于需求剖析、架构规划、前端RTL编码，继而经过验证、物理实现（布局布线、时序收敛），最终产出GDSII版图数据。

成熟商业SoC的后端研发包含数百个环节，横跨十余个工具链。任一环节都可能因前置缺陷、环境不一或软件版本差异而报错，迫使人员多次手动修正。

一位从业超过十年的资深后端工程师坦言：“进行芯片后端开发，最令人畏惧的往往并非技术壁垒，而是流程中的不可控性。”

传统流程的痛点二：严苛的质量红线

芯片一旦流片，便无法挽回。哪怕单个晶体管出错，都可能导致整颗芯片报废。通常，验证阶段会占用项目总工期的60%至70%。

传统流程的痛点三：技术传承的缺失

从信号命名规范到时序优化策略，从模块接口约定到异常处理技巧，大量“隐性知识”深藏于资深工程师脑海。伴随行业高速扩张，老将离去、新兵涌入，代际传递的难题愈发突出。

业界尝试借助AI化解上述难题时，却惊觉理想与实际间横亘着结构性沟壑。

大语言模型最大的软肋在于“幻觉”——即一本正经地胡编乱造。在芯片设计范畴，这种谬误往往是毁灭性的。VeriGraphi论文详述了LLM在生成RTL时的常见失败模式：

上下文迷失：处理大型分层设计时，难以追踪模块间的复杂关联

接口虚构：凭空捏造不存在的端口或信号

错误连接：跨模块连接时出现“接错线”

结构偏离：设计复杂度提升时，代码偏离原始架构

论文中的比喻极为生动：这好比让从未见过摩天大楼的人，仅凭文字描述去建造100层钢筋混凝土大厦——他或许会将窗户画在承重墙上，或将电梯井安在建筑外部。

芯片设计属高度垂直领域。各公司、各产品线均拥有独特的架构规划、接口标准及IP应用方式：

某企业的功耗优化策略

某条产品线特有的时钟架构

特定场景下的异常处理准则

通用大模型缺失此类私域数据，生成的代码虽在技术上“正确”，但在实际项目中却“不可用”。

规格说明书（Spec）多为自然语言文档，涵盖文字描述、参数表、状态机流程图、时序图及布局约束。而RTL则是严谨的形式化语言，每个信号、时钟、赋值均需精确界定。

Gap示例：

Spec描述：“当收到连续3个时钟周期的有效数据时，输出完成信号。”

转化为RTL需明确：

“有效数据”的判定标准？

“连续3个”采用计数器还是状态机？

完成信号是否需额外标志位？

复位状态如何处置？

这些决策需结合架构设计、工程经验及项目历史。LLM若缺乏充分上下文，极易“想当然”，致使实现与Spec相悖。

芯片交付流程高度定制。同为SoC集成，A公司“先集成后验证”，B公司“边集成边验证”，C公司“验证驱动集成”。各企业拥有独特的checklist、sign-off标准及工具链组合。

AI Agent无法套用“通用模板”，必须理解并适配各组织的独特流程逻辑。实际项目中，版本管理、多工具链交叉验证、跨部门交付对接、需求变更等动态复杂性，对AI的鲁棒性提出了极高要求。

芯片验证以严苛著称：

模块级验证：确保每个IP核功能正确

子系统验证：确保多IP协同工作正确

系统级验证：确保整芯片满足应用场景

形式验证：数学证明设计等价性

后仿真：布局布线后网表与RTL时序对比

AI生成代码缺乏工程直觉和对corner case的敏感，常在这些验证中暴露问题。更关键的是，芯片验证核心在于“证明设计正确性”，而非“测试代码覆盖率”。AI擅长“大海捞针”式随机测试，却难以系统性构建“证明”级验证策略。此外，设计工程师是否具备debug AI生成代码的能力？若出现性能Bug，是让AI在有限时间内重试，还是人工介入调试？

面对上述挑战，VeriGraphi提出的框架代表了当前研究的重要方向。

VeriGraphi引入“规格锚定知识图谱”（Spec-Anchored Knowledge Graph）作为架构基底，驱动RTL生成流程。

框架包含四大模块：

① 架构分析模块模拟人类硬件专家推理过程，多Agent协作解析规格：

Summarizer Agent：多模态理解，提取文本、图表、表格关键信息

Decomposition Agent：将复杂设计分解为功能模块，建立依赖关系

Specifier Agent：为每个子模块提取详细实现规格

Content Auditor Agent：审核描述完整性、一致性，对齐规格文档

②分层架构模块（HDA）构建分层设计架构，本质即知识图谱：

节点：代表模块，含功能描述、接口定义、配置参数

边：代表模块关系（CONTAINS/INSTANCE_OF层级关系、DEPENDS_ON依赖、CONNECTS端口连接）

这种显式编码的分层关系是“机器可检验的”，能在上游检测结构错误，而非等到RTL生成后才发现。

③ 渐进式编码模块在知识图谱引导下，“自底向上”逐步生成RTL：

Pseudo Coder Agent：生成伪代码，抽象语法细节，专注算法逻辑

Coder Agent：将伪代码翻译为可综合Verilog

Syntax Checker Agent：使用Icarus Verilog编译验证

Prompt Enhancer Agent：编译失败时优化提示词迭代修正

Code Assembler Agent：将所有子模块组装为顶层设计

④ 验证模块

基于规格文档生成模块级和集成级测试用例

使用仿真器进行功能验证

使用Yosys进行综合检查

使用OpenLane进行物理实现和PPA评估

VeriGraphi的设计哲学反映了一个关键认知：复杂硬件设计必须分层处理。直接让LLM从Spec生成RTL的固有缺陷在于：规格文档多为长篇PDF，含非正式文本、图表、表格，对LLM“不友好”。平坦提示会加剧问题，导致LLM丢失上下文、臆造细节、错误推断模块连接。

相比之下，知识图谱建立了“确定性锚点”：

结构显式化：模块层级、端口接口、信号连接清晰定义

错误定位精准：某模块生成出错，可精确追溯到对应图谱节点

迭代高效：修正时只需重新生成特定子模块，无需重构整个设计

这与人类工程师做法一致：面对复杂芯片，先建立架构规格，再逐层细化，而非对着高层描述直接写代码。

当前AI在芯片领域最现实的角色并非“替代者”，而是“效率放大器”。传统流程中存在大量重复、模式化工作：编写测试用例、生成标准接口代码、整理文档、分析回归测试。这些工作消耗工程师大量时间，对专业能力要求相对有限。

AI Agent的价值在于将这些“时间黑洞”自动化：

这种“人机协作”模式，比追求“AI全自动完成”更符合当前技术实际。

AI在芯片领域落地的核心矛盾：通用大模型缺乏私域知识，私有部署模型又缺乏规模效应。

私域知识的解决方案，解决路径需依托企业级基础设施：

构建芯片企业知识图谱：将IP规格、设计规范、验证方法论结构化、图谱化，形成可检索、可追溯的知识库

建立企业级数据集和基准：当前公开芯片设计数据集有限，且与工业场景差距大。需更多高质量数据和有意义的评估基准

定义企业级Prompt/Agent标准：形成“AI设计规范”，包括模块命名约定、接口定义标准、设计文档模板，让AI更准确理解人类意图

芯片行业对AI的深层要求是“可信赖性”。软件工程中，AI生成代码可有Bug，通过测试发现和修复。但芯片Bug可能直到流片回来才发现，届时已无法修改。

我们需要的不只是“AI能生成代码”，更是“AI生成的代码是可证明正确的”。

VeriGraphi提到的“规格驱动验证”值得参考：验证用例应直接从规格文档导出，而非从生成的RTL反推。这样才能确保验证有效性不依赖于生成代码的正确性。

未来可能需要发展出面向芯片设计的AI验证理论——什么样的AI系统、什么样的验证策略，能以多高置信度保证AI生成代码的正确性？

结合2026年最新产业动态，AI芯片发展可分为三个阶段：

AI明确的价值在于“增强”人类工程师能力：

文档理解：自动解析规格文档，生成结构化设计规格

代码辅助：为已知模式生成模板代码

验证加速：自动生成常规测试用例，进行初步代码审查

流程自动化：将重复性流程步骤自动化

这些场景的共同特点：规则明确、容错空间大、人类可复核。

多Agent协作：类似VeriGraphi的多Agent框架成为主流，人类从“执行者”变为“审核者”

知识图谱普及：每家芯片公司建立设计知识图谱，与通用大模型结合

闭环优化：AI根据验证反馈持续优化生成策略，形成“生成-验证-改进”闭环

跨工具整合：AI Agent协调多种设计工具（综合、布局、仿真）完成复杂任务

2026年关键节点：NVIDIA与Cadence、Synopsys、Siemens合作推出AI Agent芯片设计工作流，标志着“Agentic拐点”到来——AI Agent开始协调半导体设计全生命周期的复杂工程流程。

规格文档革命：从自然语言描述进化到结构化规格，甚至AI直接理解高层意图

设计自动化优化：AI根据PPA目标自动探索设计空间，找到人类难以发现的优化点

全流程自主：从Spec到GDSII的完全自动化，人类角色转变为目标定义和结果验收

本文非要描绘AI即将“取代”芯片工程师的图景，而是呈现一个更真实、更有层次的现实：

AI正在深刻改变芯片交付流程，但这场变革远未完成。

当前技术已能在特定场景、特定任务上提供实质性帮助。但要实现“从Spec到RTL的全自动生成”，还有很长的路——需算法突破、工程优化、行业基础设施建设，更需一代又一代工程师的实践和探索。

给从业者的建议：看清当前AI的边界，知晓何者可交由AI、何者须由人类把关。同时持续关注领域进展，因变化速度或超预期。芯片乃现代文明基石，AI正为基石注入新可能。这场革命主角非AI本身，而是那些能驾驭、引导AI的工程师们。

Tips: 后续会将论文复现代码上传github，敬请期待....

**参考资料：**

-Islam S, Tabassum T, Zheng H. VeriGraphi: A Multi-Agent Framework of Hierarchical RTL Generation for Large Hardware Designs. arXiv:2604.14550, 2026.

-RISC-V International. RISC-V User-Level ISA Specification.

-Yosys Open SYnthesis Suite. https://yosyshq.net/yosys/

-OpenLane. https://openlane.readthedocs.io/