华为女掌门何庭波：381款芯片重构半导体新法则

自1965年提出的摩尔定律，正逐渐面临失效的挑战。

英伟达CEO黄仁勋、台积电创始人张忠谋、OpenAI创始人阿尔特(13.210, -0.51, -3.72%)曼等人，都曾公开质疑摩尔定律的可持续性。如今，这一阵营中加入了一位华为女性高管的身影。

5月25日，华为半导体业务部总裁何庭波透露，基于过去六年研发381款芯片的实践经验，她提出了一项全新理论——韬（τ）定律。

该消息引发市场强烈反响，A股半导体板块当日全线上涨。华虹公司(236.680, -12.97, -5.20%)、中芯国际(139.910, -13.79, -8.97%)盘中一度封板，半导体产业链相关企业股价普遍上扬。

什么是韬（τ）定律？简单说，就是用“时间压缩”取代“几何微缩”，借助逻辑折叠等创新手段，缩短芯片内部走线距离、降低互联延迟，提升电信号传输效率，推动芯片从二维平面迈向三维立体结构，开辟出一条不再单纯依赖制程纳米节点的新路径。

一位从事先进封装的业内人士对《中国企业家》表示：业界对韬（τ）定律的提出反应热烈，其核心目标在于摆脱对EUV高端光刻机的依赖。光刻机制造依赖全球供应链，且良率控制难度极高。

“传统6纳米芯片单次流片成本高达6亿元人民币，且未必能一次成功。从设计到制造，各环节投入巨大。”然而，通过“逻辑折叠”，即使芯片性能无法完全达到传统路径的100%，也能以更低成本实现95%的效能，并具备更高稳定性。

另有行业观察者指出：韬定律将晶圆厂的竞争压力重新分配。以往逻辑是每代必须冲击最先进节点，投资巨大、风险集中于少数企业。而韬定律表明，系统性能可通过封装与架构优化实现，并非每家企业都必须追逐最前沿工艺。

这对中芯国际等企业具有战略减压意义——成熟制程结合先进封装工艺，将成为一条可行路径。

回到本源，韬（τ）定律中的“逻辑折叠”究竟是何含义？

华为Fellow（华为技术最高荣誉之一）获得者夏晶在演讲中用了两个生动比喻。他说：一张普通A4纸几乎无厚度，但若对折42次，其厚度可达地球到月球的距离。

另一个比喻是：自然界通过蛋白质折叠，将无序氨基酸转化为生命体。而韬（τ）定律则通过对零散、平铺、冗余硬件的持续重构与优化，使其蜕变为高效智能的算力生命体，实现算力的深度进化与持续生长。

以手机SoC（系统级芯片）为例，逻辑折叠依托混合键合、背面布线等先进工艺，通过超高密度垂直互联，将平面电路细化为立体分层结构，上下层协同设计，在不增加封装尺寸的前提下提升有效晶体管密度，从而增强性能。

韬（τ）定律推演至极致，便是华为“集群折叠”的超节点产品。

昇腾384超节点包含384颗NPU和192颗鲲鹏CPU，技术关键不在单颗芯片，而在于芯片间互联通信延迟。华为通过自主开发的灵衢总线，将成百上千颗芯片虚拟整合为一颗巨型逻辑芯片。

在5月26日的IEEE中国会议上，夏晶表示：“我们必须在（超节点）规模持续扩展的同时，不断优化互联，持续压低延迟，降低通信开销，让系统在扩张过程中更高效、更快速。我们将这一多芯片折叠过程称为system folding（系统折叠）。”

昇腾384超节点采用光模块替代传统铜线束，Token吞吐效率达到行业顶尖水平。预计2026年第四季度，华为将推出“950超节点”，连接8192张昇腾950DT卡，算力规模是昇腾384超节点的20倍以上，这将进一步赋予适配昇腾的DeepSeek等模型厂商在Token价格上的竞争优势。

一言以蔽之，韬（τ）定律标志着半导体行业终极竞争将从“谁节点更小”转向“谁系统端到端效率更高”。

主导这一切的何庭波究竟是何许人？

作为华为半导体业务部总裁，2019年5月地缘政治摩擦加剧之际，她在华为海思发布内部信，结尾写道：“前路更为艰辛，我们将以勇气、智慧和毅力，在极限施压下挺直脊梁，奋力前行。滔天巨浪方显英雄本色，艰难困苦铸造诺亚方舟。”

此后，何庭波带领团队在六年内成功研发381款芯片，包括麒麟芯片、鲲鹏CPU、昇腾GPU等。5月26日接受《人民日报》采访时，她坦言：“未来4年、5年、10年的加速度，我们完全可以与另一条道路媲美，我们不会越来越远，只会越来越好。”

《中国企业家》结合对半导体从业者的采访、5月25日何庭波公布的技术论文，以及5月26日华为两位Fellow获得者黄永和夏晶对韬（τ）定律的解读演讲，重点梳理并解答了以下五个关键问题：

逻辑折叠，究竟折叠了什么？

芯和半导体副总裁仓巍对《中国企业家》表示：过去的芯片设计如同在小镇建房——房子越建越小，同样面积可容纳更多人，但街道变多、越来越绕。而“逻辑折叠”则像将平房改建为楼房。房子无需缩小，地皮无需扩大，楼层间加装电梯，人们交流直接乘电梯上下，无需在地面绕远。

在逻辑折叠技术下，芯片布线缩短，寄生电阻和电容减小；电阻电容降低，信号传输更快，功耗更低，频率可更高。

技术论文指出，在AI系统上，通过系统堆栈，预计到2035年硬件集成度将增长100倍以上。

仓巍解释道，传统AI芯片封装如同仅有前后两扇门的仓库。仓库内货架（算力）可无限扩建，但所有货物进出只能通过这两扇门。货架越多，门口拥堵越严重，再大仓库也被两扇门限制。

华为的解决方案是拆除屋顶，让货物从顶部直接吊装——内存、供电、光互连全部改为垂直方向。仓库扩多大，顶部装卸面积同步扩大，彻底避开门口拥堵。

“韬定律的核心主张，是让芯片工程师、系统架构师、软件工程师围绕压缩时间协同工作，而非各自在单一层面优化。”仓巍说。

芯片折叠后，技术面临哪些挑战？

仓巍指出，芯片实现折叠后，最核心挑战是良率。两张晶圆键合需对准精度达0.5微米以内，键合节距需做到1.5微米甚至更小。任何一张晶圆上的缺陷，都将影响整个堆叠的成品率。

华为的应对策略是设计层面的“智能冗余”——通过预留修复路径，使失效单元可被旁路绕过，将失效率控制在100ppm以下，修复率高达99.9%。

晶圆间工艺差异是另一棘手问题。两张晶圆若来自不同批次，甚至不同节点，其阈值电压、驱动电流、互连电阻均可能存在偏差，叠加到时钟树分布上，极易导致时钟偏斜（skew）超出预算，影响芯片稳定性。

技术论文明确指出，这需要自适应补偿机制，以及具备跨层时序收敛能力的EDA工具——后者目前在业界几乎空白。

此外，光连接的稳定性也是一大挑战。在数据中心计算服务器和超节点上，光连接虽效率高，但解决“数据丢包”问题仍存在难度。

对此，华为技术专家解释：铜线连接也会丢包，但因是物理连接，偶发丢包可按协议重发；而光连接若出现闪断，需更高层级方式解决。专家称：“若光连接发生闪断，可能并非纳秒级，而是秒级。在此级别闪断下，需上层软件介入处理。”

韬（τ）定律会像摩尔定律一样“撞墙”吗？

“摩尔定律撞墙”并非指人类无法制造2nm或1nm芯片，而是指几何微缩仍在继续，但其性能、能效和成本红利已显著下降。

摩尔定律指集成电路上可容纳的晶体管数量约每18至24个月翻一番。换言之，处理器性能约每两年翻倍，同时价格降至一半。

目前，摩尔定律面临四道障碍：成本、功耗、内存、互连：

成本墙：EUV光刻机单价超1.5亿美元，折旧成本直接转嫁至晶圆；一颗2纳米芯片设计费用已超10亿美元；单位晶体管成本不降反升。

功耗墙：晶体管堆叠越多，芯片发热越难控制。如今高端AI加速器热设计功耗已超1000瓦，散热已成为独立工程学科。

内存墙：AI大模型训练与推理高度依赖频繁内存访问，内存带宽不足时，再多算力也只能等待数据，利用率低下。

互连墙：大型AI集群超80%能耗来自数据搬运而非计算本身，互连已成为主要矛盾。

韬（τ）定律与逻辑折叠同样存在物理极限，其尽头何在？

华为技术专家表示，为弥补摩尔定律演进放缓的影响，他们已开展两层至三层甚至多层折叠研究，未来将有相关产品上市。

他们还预告，鲲鹏960的三层堆叠架构，目标冲击4GHz主频，单位投影晶体管密度突破200MTr/mm²（百万晶体管/平方毫米），依托工艺迭代优化键合间距，实现垂直互联无绕线直通。

韬（τ）定律如何影响半导体产业链上下游？

何庭波在论文中提到，将τ缩微呈现为完整体系存在误导性，若干实质问题仍待解决。但论文也预告，一条τ原生的工具链——开放、多物理场、3D原生，将是未来十年最重要的赋能投资。

有EDA厂商对《中国企业家》表示，他们正积极布局韬（τ）定律衍生的产业链。他们认为，对华为而言，晶圆制造并非最大难点，核心瓶颈在于芯片架构设计与多维度仿真，涵盖电路、芯片、系统全层级。要完成多维度仿真、反复迭代、匹配工艺实际效果，需芯片设计公司、基板厂、封测厂打破壁垒，协同作战。

AI投资人、深圳数据经济研究院AI经济研究中心联席主任王捷曾参与摩尔线程(643.000, -37.38, -5.49%)天使轮、长鑫存储C轮等硬科技项目投资。他表示，未来芯片设计将从传统二维转向3D-aware architecture（原生支持三维堆叠的芯片架构）；对晶圆厂而言，成熟制程重要性将上升，多层逻辑堆叠或带来晶圆需求显著增长。

华为如何攻坚克难？

今年2月，英特尔CEO陈立武在公开场合表示，在美国重重阻挠下，华为仍找到至少100名顶尖设计师。

陈立武称，当他询问这些设计师如何攻克技术难题时，他们回答：“虽然我们被限制使用许多工具，但我们有自己的‘土办法’，我们能搞定。”

华为技术专家在5月26日演讲中也间接回应：“鲲鹏950 CPU通过芯片折叠不仅获得单位面积更多晶体管、容纳更多CPU，还通过时钟、互联、供电一体化设计，让多芯片像单颗芯片一样运行。”

据媒体报道，将于今年秋季发布的麒麟手机芯片已率先采用逻辑折叠技术，性能大幅提升。预计至2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。