先进封装究竟有何过人之处？AI为何对其依赖至深？

芯片在晶圆厂完成制造流程后，依然只是一个个零散的裸芯片。它们不仅十分脆弱，也无法被直接装配到手机、电脑或者服务器的主板之上。芯片内部电路虽已成型，但这些电路尚不具备与外部世界沟通的稳定通道，因此这些裸芯片还需被送至封装测试厂去完成两项关键任务。其一是布线，把芯片内部那张错综复杂的电路网络引出至外部，使其能够与外部的PCB板进行信号和电力的交换。其二是为芯片包裹一层防护外壳，避免磕碰、受潮和腐蚀，同时辅助芯片把热量传导至外部。为芯片披上外壳、连通线路，这便是封装。

过去数十年间封装技术的演化，实质上始终在攻克同一道难题：怎样在更小的空间内容纳更多的连接点，使芯片与外部环境实现充分的数据交互？最初阶段，芯片功能相对单一，所需连接的线路也并不多。工程师仅需在封装两侧排列一排金属引脚，便可将芯片插入电路板。这便是早期盛行的DIP双列直插式封装，其结构一目了然。中间是一颗芯片，两侧则延伸出两排细长的金属引脚。这种封装制造简便、成本低廉，且便于安装与维护。所以，直至今日，这种封装方式仍被普遍应用于家用电器、遥控器以及各类对算力需求较低但对成本极为敏感的电子产品之中。

然而随着芯片内部电路日趋繁复，需与外部连接的信号也与日俱增。若仅靠两侧的引脚，很快便会捉襟见肘。于是芯片封装便从另外两侧也引出引脚，演变为四周环绕排列。这些密密麻麻的金属引脚，便是所谓的QFP四方扁平封装。原本仅有数十个连接点的芯片，如今可容纳数百个引脚，芯片这个大脑愈发精密，通往外部的神经也随之扩张。QFP因此成为早期电脑主板、工控设备和汽车电子领域的主流封装形式。

不过，随着智能手机、智能手表、无线耳机等消费类电子产品日趋轻薄，电路板上的每一毫米空间都弥足珍贵。QFP封装四周伸出的那些长引脚，不仅占用面积，而且引脚越长，产生的寄生电感及信号干扰也越发显著，越来越难以满足电子产品小型化与高频化的需求。因此，工程师们将这些向外伸出的金属引脚收回到封装底部的边缘位置。从外观观察，芯片四周已看不到明显的金属腿，唯有翻转过来，方可看到底部边缘排列着一圈扁平的金属焊盘。这便是所谓的QFN方形扁平无引脚封装。

外部引脚消失后，封装所占面积进一步缩减，芯片与电路板间的连接距离也显著缩短。所以，我们手机里的射频芯片、蓝牙芯片以及电源管理芯片有许多至今仍采用QFN封装方式。然而无论怎样压缩引脚长度，QFN始终无法突破一个根本性的瓶颈——其连接点仍只能排列在封装底部的边缘。对于普通芯片而言，这一圈焊盘或许已够用，但对于CPU、GPU以及大型通信芯片来说，情况则截然不同。这些高性能芯片不仅需要传输海量数据，还需要大量的电源与接地连接。随着芯片功能愈发复杂、工作频率持续攀升，所需与外部连接的信号接口也愈发密集，而封装的那一圈周长却是有限的，即便四条边全部排满，焊盘不断压缩，焊盘间的间距及所能容纳的连接数量依然存在上限。

既然边缘已无处安放，那就干脆跳出边缘的束缚，将整个封装的底部全部利用起来。于是，工程师们将传统的金属引脚改造为一颗颗微小的锡球，并将它们如棋盘般密密麻麻地铺满整个封装底部。这便是BGA球栅阵列封装。连接点从原先的两侧扩展到四周，最终铺满整个底面。同样大小的封装，如今能够容纳数百乃至数千个连接点。电脑的CPU、GPU、大容量存储芯片以及通信设备中的核心芯片，因此得以获得更强劲的供电能力与更高的数据输入输出能力，BGA也成为传统封装向高密度互联演进中最具标志性的形态。

至此，我们先将前面的脉络做一简要梳理。过去数十年间封装连接方式的演进过程，可归纳为一个清晰的脉络：两条边不够用，便扩展至四条边；四条边仍嫌不足，就利用整个封装底部。封装与电路板之间的连接点越来越多，连接距离越来越短，单位面积所能传输的数据也水涨船高。

不过此时需要留意的是，这些封装形式并非简单的一代淘汰一代。DIP、QFP、QFN与BGA在今天依然并存于不同的电子产品中。家电、汽车、手机、服务器对成本、体积、性能和可靠性的要求各异，自然会挑选不同的封装形式。

前面这条演进路线，是为了厘清传统封装数十年来最核心的变化。但无论这一变化如何，传统封装着力解决的始终是同一个问题——如何将一颗芯片连接到外部的PCB板上。

然而，到了人工智能时代，芯片所面临的难题发生了根本转变，封装也必然要从传统迈向先进。这正是我们接下来要探讨的内容：为什么人工智能时代会离不开先进封装？

嗯，我们可以来看一颗大家耳熟能详的芯片——英伟达H100。H100所采用的裸芯片内部集成了约800亿个晶体管，面积高达814平方毫米。

这814平方毫米究竟是什么概念呢？现有光刻机设备能够制造的单颗裸芯片面积上限是858平方毫米。这就是我们常听到的光罩极限。也就是说，英伟达H100的裸芯片已极为接近光刻设备所能制造的单颗裸芯片面积上限。

在保证性能的前提下，手机、平板、耳机等芯片会尽量做小。而英伟达的GPU则会尽可能地向大的方向拓展。

问题由此而生：英伟达为何要把GPU做到尽可能大的尺寸呢？鉴于对人工智能计算而言，在相同的制程条件下，芯片的面积在很大程度上决定了能够容纳多少计算资源。芯片面积越大，就越有可能装入更多的计算单元、更大的缓存、更多的内存控制器以及高速通信接口。

所以在过去很长一段时间里，高性能GPU的演进路径表现得极为直接：一方面依托先进制程，在有限的面积中塞进更多晶体管；另一方面将单颗裸芯片尽可能做大，从而纳入更多计算资源。

当然，将芯片做大也需要付出相应代价，芯片面积越大，一块晶圆所能切割出的芯片数量就越少。同时，芯片遭遇制造缺陷的概率也会随之攀升，制造成本与良率压力都会水涨船高。

但只要这种代价能换来更高的计算性能，对于高端人工智能芯片而言，便是值得的。

所以我们会看到，英伟达连续多代旗舰级GPU都在竭力将单颗裸芯片推至光刻设备所容许的极限。然而，在人工智能时代，仅靠把GPU做大还远远不够。我们之前的人工智能算力芯片系统视频中曾提及一个概念，被称为内存墙。

鉴于GPU性能持续攀升，单位时间内需要读取和处理的数据也与日俱增。若数据无法及时送达，再昂贵、再强大的GPU也只能陷入空转。

对于斥巨资采购大量GPU的云厂商而言，这些昂贵的计算资源正被白白虚耗，这显然是不可接受的。于是工程师们便将一种特殊的存储器直接部署到GPU身旁，这就是HBM高带宽存储。

所以，H100搭载了80GB的HBM3显存，显存带宽达到每秒3.35TB，这相当于在GPU这座高速运转的计算工厂旁直接建起了几座大型立体仓库，数据不再需要从远处缓慢调运，而是能通过更宽更短的通道迅速抵达GPU。

但这又引发了一个新问题：中间的GPU是一颗独立的裸芯片，周边的每一组HBM也是由多层存储芯片构成的独立堆栈。

应当如何在有限空间内，为它们铺设成千上万条极其细密的线路？如何让数据在GPU与HBM之间以每秒数个TB的速度高速传输？如何将这些原本彼此独立的芯片整合为一个完整且可靠的计算系统？

普通的PCB板与常规的封装基板已难以胜任这些任务，鉴于这次封装需要解决的已不再仅仅是一颗芯片如何连接外部电路板，而是多颗芯片之间如何在一个封装的内部实现高密度、高带宽、低延迟与低功耗的连接，这正是先进封装需要攻克的难关。

H100的封装要在GPU与HBM之间铺设成千上万条足够短、足够密的并行线路。如何铺设、用何种材料铺设是关键所在。

承载这些线路的封装平台需满足两项条件。其一，线路必须足够精细。GPU与HBM之间需要建立数量庞大的并行连接，线宽和间距必须达到几微米乃至亚微米级，否则在有限的封装面积内根本无法铺设这么多数据通道。

其二，线路必须足够稳定。GPU工作时会产生大量热量。若承载线路的材料与上方硅芯片的热膨胀差异过大，反复升降温会引起封装翘曲，并对精细线路及焊点造成持续性的应力损伤。

我们在上一期的PCB视频里曾提到过，即便是高端的PCB及有机封装基板，其线路精度与芯片内部的线路相比，仍存在几个数量级的巨大落差。

以ABF作为增层介质的封装基板已能将线宽和线距做到几微米级。但对于GPU与HBM之间规模庞大的超宽并行接口而言，很难在有限空间内完成全部布线，并且有机封装基板与硅芯片的热膨胀特性并不一致。随着封装面积及芯片功耗的持续增加，翘曲与焊点的可靠性控制也会变得更加棘手。

既然传统的有机封装材料无法同时满足布线密度与热稳定性的要求，工程师们便开发出了一种特殊的连接平台——硅中介层。

所谓硅中介层，本质上就是以硅材料制造的超高精度微型电路板。鉴于硅中介层可用晶圆制造工艺进行加工，其线宽和线距可达到亚微米级水平，这远超普通PCB与传统封装基板所能达到的布线密度。

更为关键的是，硅中介层与上方的GPU及HBM裸芯片的主体材料均为硅，热膨胀特性更为接近，由此可显著减小温度变化引发的相对形变，降低精细线路及连接点所承受的热机械应力。

有了硅中介层，接下来要将GPU和HBM接入这套线路系统。我们若将GPU和HBM抬起，便会发现其底部密布着大量连接点，这些便是微凸点。

GPU与HBM首先通过微凸点向下接入硅中介层，再依靠中介层内部的大量精细金属线路进行横向连接。

简而言之，微凸点负责垂直方向的连接工作，硅中介层负责横向布线工作。凭借这种结构，GPU与HBM之间不仅能建立更多连接，传输距离也被大幅缩短，从而实现更高带宽、更低延迟和更低功耗。

说到这里，GPU与HBM便借助硅中介层中的线路实现了高速互联。然而，在GPU与HBM相互连接之后，还需获取电力并与服务器主板进行数据交换。

鉴于在硅中介层中打出了大量贯穿硅片的导电通道，即所谓的硅通孔，电源与信号便可借助硅通孔穿过硅中介层，继续向下进入封装基板，封装基板再将这些高度密集的接口逐渐向外围铺展。最终借助底部的BGA焊球连接至服务器的主板。

所以H100的封装结构从上到下的顺序可概括为：最上层是负责计算的GPU与负责存储的HBM，中间是负责高密度互联的硅中介层，再往下是负责供电、信号扇出及机械支撑的有机封装基板，最底部则通过BGA焊球连接服务器的PCB主板。

换言之，先进封装并未摒弃传统的BGA，而是在传统封装基板之上新增了一套更为精密的芯片互联系统。

台积电将这种封装技术命名为CoWoS。该词是Chip-on-Wafer-on-Substrate的缩写，即先将多颗芯片集成在晶圆级的连接结构上，再将它们整体安装到封装基板上，最后的字母S代表硅中介层。

H100采用的正是以硅中介层为核心的CoWoS技术，这项技术也被称为2.5D封装。之所以叫2.5D封装，是因为其集成密度本身优于传统的二维封装，但又未实现不同功能芯片间的三维垂直堆叠，而是介于二者之间的水平。

需注意的一点是，H100整体上属于2.5D封装，但每一组HBM内部本身又是由多层存储裸芯片垂直堆叠而成的，即所谓的3D封装。

此处我们后续还会讲到，所以一颗H100的内部同时存在两种集成方式。GPU与HBM之间依靠硅中介层实现横向互联，这属于2.5D封装。HBM内部的多层存储裸芯片则依靠硅通孔进行垂直堆叠，这属于3D封装。

借助CoWoS封装技术，H100成功地将GPU与HBM连接成一个完整的计算系统。H100虽然已表现得极为强大，但在英伟达看来，仍不足以满足大模型对算力的强劲需求。

前面我们已提及，H100的GPU裸芯片已达814平方毫米，几乎是贴着光刻机的光罩极限在运行。

也就是说，即便强大如台积电，也无法通过进一步增大芯片面积来提升晶体管数量，从而继续提升芯片的算力资源。

若单颗芯片已无法再大，算力又该如何增长？英伟达给出的方案是：不再做一颗更大的GPU，而是做两颗逼近极限的GPU。这正是英伟达Blackwell系列GPU的设计思路。

例如，在B200型号中，一颗GPU不再是单一整块硅片，而是由两颗逼近光罩极限的GPU裸芯片共同组成。每一颗都已做到所能达到的最大尺寸。

这两颗GPU裸芯片的晶体管数量合计达2080亿个。这一数字是H100的2.6倍之多。

这种GPU架构与性能的全面升级，要求为其提供数据的HBM以及封装工艺材料和设备也要同步升级。

首先，要如何将两颗GPU裸芯片连接起来，使软件栈和上层AI模型仍将其视为一颗完整GPU？

其次，在GPU计算能力大幅提升后，又如何在GPU与HBM之间实现更高带宽的数据传输？

最后，两颗逼近光罩极限的GPU，再加上周边的多组HBM，整个封装面积进一步扩大，原有的CoWoS技术还装得下吗？

我们先来看第一个问题。两颗GPU裸芯片虽被放入同一封装，但若它们之间的通信速度不够快，本质上仍是两颗各自为战的独立芯片。

然而英伟达凭借一套专用的高速互联技术，在两颗GPU裸芯片之间实现了每秒10TB的互联带宽。

在物理层面上，Blackwell由两颗GPU裸芯片组成。但在大型软件栈和AI大模型看来，它仍是一颗完整的GPU，这也是Blackwell最关键的转变。

过去一颗GPU就是一整块硅片，到了B200，一颗GPU开始变成由多颗裸芯片共同组成的封装级系统。

解决了这两颗GPU之间的互联只是第一步。计算能力提升后，又会产生新的内存墙问题。所以B200将显存升级到HBM3e级别，最大容量从H100的80GB提升至192GB，显存带宽也从每秒3.35TB提升至每秒8TB。

这意味着B200的封装不仅要连接两颗GPU裸芯片，还要连接容量更大、带宽更高的多组HBM。

两颗GPU之间需要实现高速互联，GPU与HBM之间同样需要铺设海量线路，整个封装要承载的芯片数量、互连接口和线路规模都比H100大幅增加。

这就引出了第三个问题：这么多芯片究竟要被放置在何种连接平台之上？

H100所用的CoWoS技术是将GPU与HBM全部置于一整块硅中介层上。硅中介层的线路足够精细，热膨胀特性也与上方硅芯片相近，非常适合GPU与HBM之间的高速互联。

但到了B200阶段，两颗逼近光罩极限的GPU加上周边的多组HBM，所需的中介层面积变得更为庞大。若继续将整个中介层做成整块硅材料，那么成本、制造难度及封装良率都将面临更大压力。

鉴于硅中介层本质上也是在晶圆上制造出来的，面积越大，一块晶圆所能切割出的中介层数量就越少。同时，任何一个制造缺陷都可能导致整块大尺寸中介层报废，并且大尺寸硅中介层在减薄、搬运及封装过程中也更易破损。

于是，台积电进一步开发出更适宜大型人工智能芯片的封装工艺——CoWoS-L。它不再将所有芯片置于一整块巨型硅中介层上，而是使用面积更大、更易扩展的RDL重布线层作为主要连接平台。仅在两颗GPU之间及GPU与HBM之间这些对线路密度要求最高处，嵌入局部硅互联结构。

这一局部硅互联结构在业内被称为硅桥。简而言之，CoWoS是在所有芯片下方铺设一整块高精度的硅质电路板。

而这种新方式则是借助模塑材料搭建一个面积更大的中介层骨架，再在正反两面制作由铜线路和聚合物绝缘层构成的电路。仅在两颗GPU之间及GPU与HBM之间这些对线路精度要求最高处，才嵌入局部硅互联。

换言之，普通区域使用铜和聚合物材料，关键区域则继续使用硅材料。这样既保留了硅中介层高密度、低延迟的优势，又规避了整块硅中介层随封装面积扩大而产生的种种问题。

所以你或许已发现，先进封装工艺的演进并非沿着某一条固定路线不断升级，而是在更灵活、更经济地解决具体问题的过程中发展起来的。

说到这里，我们先对前面的内容做一简要总结。无论是H100所用的CoWoS技术，还是为扩大封装面积而诞生的CoWoS-L技术，实质上都在攻克同一道难题。

即如何将多颗芯片并排放置在一个平面上，再依靠完整的硅中介层或局部硅互联，让它们实现高速通信。

这种在平面上连接多颗芯片的方式，正是我们前面提到的2.5D封装。但先进封装还有第三条技术路线——不再仅在平面上左右扩展，而是将芯片直接向上堆叠。

最具代表性的就是GPU周围的HBM存储。我们看到的一组组HBM并非一颗完整的存储芯片。

将其拆解后，会发现最下方是一颗负责控制与连接的基底裸片，上方是一层层减薄过的存储裸芯片。这些存储芯片如搭积木般自下而上垂直堆叠，这就是所谓的3D封装。

那么这些上下堆叠的存储芯片又是通过何种方式连接为一个完整的存储系统呢？

工程师们会在每一层DRAM裸芯片上制造大量贯穿硅片的垂直通道，这就是所谓的硅通孔。

再借助微凸点将相邻两层芯片连接起来，由此数据不再需要从每颗芯片边缘绕行，而是能沿垂直方向在多层存储芯片间快速传输。HBM因此能在极小占地面积内获得更大容量和更宽数据接口。

以英伟达B300为例，其所使用的HBM3e为12层堆叠，总显存容量达288GB。而H100所使用的HBM3则为8层堆叠。从8层增至12层，在几乎不扩大占地面积的情况下，每组HBM所能容纳的存储容量增加了50%。

到2026年6月时，下一代HBM已升级到HBM4e阶段，传输速度和堆叠密度都在持续提升，每层芯片及芯片间的连接方式也在不断升级。传统的微凸点连接方式也演进到了混合铜键合方式。混合铜键合是先进封装的重要技术趋势。

HBM4e带来的这些变化，不仅是速度更快、容量更大，它还意味着3D封装正在同时向三个方向升级——芯片堆得更高、连接做得更密、基底裸片更智能。

当然，想把芯片叠起来并非听起来那么简单。堆叠层数越多，每一层裸芯片就必须做得越薄，对准和键合的精度也必须更高才行。同时，层数越高、接口速度越快，内部热量也越发难以排出。

所以从HBM3e走向HBM4及HBM4e的过程中，升级的不仅是存储芯片本身，背后的晶圆减薄、硅通孔刻蚀与填充、微凸点、混合键合、封装材料、散热和检测设备都必须同步升级。

不过此处我们暂不继续展开。大家只需记住这一点：前面提到的2.5D封装是在横向维度上发力，依靠不同的中介层将多颗芯片并排连接在一起。

而3D封装则是在纵向维度上寻找空间，将多层裸芯片直接向上堆叠。横向拼接突破了单颗芯片和单个封装的面积限制，纵向堆叠则提升了单位面积内所能容纳的芯片数量。

除前面介绍的2.5D封装、Chiplet集成及3D堆叠技术外，先进封装还有一条重要路线叫扇出型封装。

传统封装需将裸芯片安装在封装基板上，再依靠基板将芯片底部密集的接口向外围铺展。

扇出型封装则是先用模塑材料包裹裸芯片，再直接在芯片与模塑材料表面制作RDL重布线层，将芯片接口向外围扇出。

其核心特性是减少甚至取消传统封装基板，使封装更轻薄、更小巧，信号传输距离也更短。因此，该技术目前主要应用于手机、可穿戴设备及部分对体积、功耗、成本更为敏感的芯片中。

随着RDL线路精度和封装面积的不断提升，扇出型封装也开始向网络芯片和高性能计算领域延伸。

你可能会发现，扇出型封装与我们前面介绍的CoWoS-L技术有些相似之处，二者都会使用由铜线路和聚合物绝缘层构成的RDL层，也都可将多颗裸芯片集成在一起。

但这两者解决问题的侧重点不同。CoWoS-L主要面向GPU和HBM等超大型人工智能芯片，优先追求极致的互联密度与带宽，因此仍需在关键位置嵌入局部硅互联结构。

扇出型封装则更看重厚度、面积、成本与制造效率。在不需要硅级互联精度的场景中，直接依靠RDL完成连接，是一种更为经济的方案。

所以说，先进封装并不存在一种适用于所有芯片的标准答案。人工智能训练芯片为追求极致带宽可能会选择完整的硅中介层或局部硅互联方式。手机和可穿戴设备为追求轻薄，则可能采用扇出型封装，从而减少或取消传统封装基板。大型网络芯片和Chiplet系统则会在RDL、局部硅互联和有机封装基板之间寻找平衡点。

至此，先进封装最具代表性的几条技术路线已基本讲清。

讲完前面的几条技术路线，大家再去观察先进封装行业时可能会遇到一个新问题。

全球头部的晶圆厂和封测厂都已为自己的先进封装平台起好了不同的名字。

台积电叫CoWoS、SoIC或INFO，英特尔叫EMIB和Foveros，三星叫I-Cube和X-Cube，日月光、安靠、长电科技也各有各的技术平台。

虽然各家技术平台名称不同，但底层采用的仍是我们前面介绍的那几种技术——完整硅中介层、RDL、局部硅桥、3D垂直堆叠和扇出型封装。

从厂商类型来看，当前先进封装玩家大致可分为两类。第一类是台积电、英特尔、三星这类晶圆制造与先进封装一体化厂商。

他们既能制造先进制程芯片，也可提供配套的封装平台，能将芯片设计、晶圆制造和先进封装放在一起协同开发。

这种能力在最前沿AI芯片中尤为重要。对H100、B200这类复杂AI芯片而言，封装已不再是芯片制造完成后才考虑的最后一道工序。

芯片在设计阶段就须提前确定裸芯片该如何排列、接口应放在哪里、凸点间距是多少、用何种中介层连接多少组HBM，以及如何供电和散热。

也就是说，芯片架构和封装架构从一开始就是共同设计出来的。

若一款芯片最初是按照台积电CoWoS设计规则开发的，那么芯片制造完成后，就不能简单地将其拿到另一家封装厂直接换成英特尔的平台或长电的封装方案。

所以说，在先进封装时代，芯片设计公司所选择的不仅是一家晶圆代工厂，而是一整套由制程、封装、HBM基板和设计工具组成的技术生态。

这也是英伟达、AMD和各云厂商与先进晶圆厂绑定越来越深的根本原因。

嗯，第二类则是日月光、安靠、长电科技这样的独立封装测试厂商。他们不拥有最先进的逻辑晶圆制造产线，但能承接来自不同晶圆厂和芯片设计公司的封装及测试需求。

这里可能又会产生一个问题：既然高端AI芯片在设计阶段就与晶圆厂先进封装平台深度绑定，那么独立封测厂在人工智能时代又从哪里获取订单呢？

主要的